半导体的生产过程可分为晶圆制造工序（Wafer Fabrication）、封装工序（Assembly）、测试工序（Test）等几个步骤。其中晶圆制造工序为前道（Front End）工序，而封装工序、测试工序为后道（Back End）工序。封装是指将晶圆厂生产加工后的晶圆进行切割、焊接、塑封，使芯片内部电路与外部器件实现连接，并为半导体产品提供机械保护，使其免受物理、化学等环境因素损伤的工艺。测试是指利用专业设备，对半导体产品进行功能和性能测试。

半导体是电子终端产品的关键组成部分，产业链可分为设计、制造、封测三大环节。半导体设计人员根据需求完成电路设计和布线（Electronic Design Automation，EDA），晶圆厂在硅等基材上完成这些电路的制造，刻好电路图的晶圆再送到封测厂进行封装和测试，检测合格的产品便可应用于终端产品中。

半导体企业的经营模式可分为垂直整合和垂直分工两大类。采用垂直整合模式（Integrated Device Manufacturer，IDM）的企业可以独立完成芯片设计、晶圆制造、封装和测试等生产环节，代表企业包括英特尔、三星、华润微等。

垂直分工模式为Fabless设计+Foundry制造+OSAT封测。Fabless芯片设计公司采用无晶圆厂模式，只负责研发设计和销售，将晶圆制造、封装、测试外包出去，代表企业包括高通、英伟达等；Foundry晶圆代工厂仅负责晶圆制造，代表企业包括台积电、中芯国际等；OSAT（Outsourced Semiconductor Assembly and Testing）为外包封测企业，仅负责封装测试环节，代表企业包括日月光、安靠、长电科技等。

在半导体封装中，根据封装互连的不同，可分为引线键合WB（适用于引脚数3-257）、倒装焊FC（适用于引脚数6-16000）、载带自动焊TAB（适用于引脚数12-600）和埋入式Embedding。引线键合是用金属焊线连接芯片电极和基板或引线框架等。倒装焊是在芯片的电极上预制凸点，再将凸点与基板或引线框架对应的电极区相连。载带自动焊是将芯片上的凸点与载带上的焊点焊接在一起，再对焊接后的芯片有源电路面上进行密封保护的一种封装技术。埋入式是将芯片嵌入基板内层中。

目前，引线键合技术因成本相对低廉，仍是主流的封装互联技术，但它不适合对高密度、高频有要求的产品。倒装焊接技术适合对高密度、高频及大电流有要求的产品，如电源管理、智能终端的处理器等。TAB封装技术主要应用于大规模、多引线的集成电路的封装。

根据技术先进性，封装技术可分为传统封装技术和先进封装技术两大类。传统封装技术包括DIP、SOP、QFP、WB BGA等，先进封装技术包括FC、WLP、FO、2.5/3D封装、SiP、Chiplet封装等。

随着晶圆代工制程不断缩小，摩尔定律逼近极限，先进封装是后摩尔时代的必然选择。

倒装（Flip Chip，FC）技术由IBM在20世纪60年代研发出来，20世纪90年代后期形成规模化量产，主要应用于高端领域产品。随着铜柱凸块技术的出现，结合消费电子产品的快速发展和产品性能的需求，越来越多的产品转向倒装芯片封装。

所谓“倒装”是相对于传统的金属线键合连接方式（Wire Bonding，WB）而言的。传统WB工艺，芯片通过金属线键合与基板连接，有源面朝上；倒装芯片工艺是指在芯片的I/O焊盘上直接沉积，或通过RDL布线后沉积凸块（Bump），然后将芯片翻转，进行加热，使熔融的焊料与基板或框架相结合，芯片有源面朝下。与WB相比，FC封装技术的I/O数多；互连长度缩短，电性能得到改善；散热性好，芯片温度更低；封装尺寸与重量也有所减少。

倒装芯片工艺流程中晶圆减薄、芯片倒装和底部填充是关键工艺。在倒装芯片的工艺中，晶圆来料上已经完成了凸块的制作，因此晶圆正面并不平整。由于晶圆没有凸块的区域是空心结构，所以研磨过程中，晶圆会产生振动，容易造成晶圆龟裂甚至破片，尤其是超薄晶圆的研磨，目前一般采用底部填充工艺技术来解决该问题。

在芯片倒装工艺中，需要采用高精度坐标对准技术将芯片上的凸块焊接在高密度线路基板上，在此过程中，各方应力相互拉扯，基板容易产生翘曲现象，这会造成焊接出现偏移、冷焊、桥接短路等质量问题。底部填充是在芯片、凸块及基板三种材料之间填充底部材料，以避免三种材料因膨胀系数不同而产生剪应力破坏，底部填充的关键因素是黏度、温度、流动长度与时间。

凸块工艺（Bumpping）被称为中道工序，是先进封装的核心技术之一。通过高精密曝光、离子处理、电镀等设备和材料，基于定制的光掩模，在晶圆上实现重布线，允许芯片有更高的端口密度，缩短了信号传输路径，减少了信号延迟，具备了更优良的热传导性及可靠性。主流的凸块工艺均采用晶圆级加工，即在整块晶圆表面的所有芯片上加工制作凸块，晶圆级凸块工艺包括蒸镀方式、印刷方式和电镀方式三种，目前业界广泛采用的是印刷方式和电镀方式。晶圆代工厂在凸块工艺方面具有一定优势。

晶圆级封装（Wafer Level Packaging，WLP）直接在晶圆上进行大部分或全部的封装测试程序，之后再进行切割制成单颗芯片。采用这种封装技术，不需要引线框架、基板等介质，芯片的封装尺寸减小，批量处理也使生产成本大幅下降。

WLP可分为扇入型晶圆级封装（Fan-In WLP）和扇出型晶圆级封装（Fan-Out WLP）两大类。扇入型直接在晶圆上进行封装，封装完成后进行切割，布线均在芯片尺寸内完成，封装大小和芯片尺寸相同；扇出型则基于晶圆重构技术，将切割后的各芯片重新布置到人工载板上，芯片间距离视需求而定，之后再进行晶圆级封装，最后再切割，布线可在芯片内和芯片外，得到的封装面积一般大于芯片面积，但可提供的I/O数量增加。

扇出（Fan Out，FO）是相对扇入而言，“扇入”只能向内走线，而在扇出型封装中，既可以向内走线，也可以向外走线，从而可以实现更多的I/O，以及更薄的封装。目前量产最多的是晶圆级扇出型产品。扇出型封装工艺主要分为Chip first和Chip last两大类，其中Chip first又分Die down和Die up两种。

扇出型封装生产工艺的关键步骤包括芯片放置、包封和布线。芯片放置对速度和精度的要求很高，放置速度直接决定生产效率，从而影响制造成本；放置精度也是决定后续布线精度的关键性因素。包封需要对包封材料进行填充和加热，这一过程不仅可能导致已放置好的芯片发生移位，还有可能因包封材料与芯片的膨胀系数的不同而造成翘曲，这两者都会影响后续的布线环节。布线成功率是决定最终封装成品率的关键因素，另一方面，布线设备是整个生产设备中最昂贵的，对制造成本的影响很大。

根据封装芯片数量，扇出型封装分为晶圆级扇出型（Fan-out Wafer Level Packaging,FOWLP）和板级扇出型技术（Fan-out Panel Level Packaging,FOPLP），FOWLP对单个芯片进行封装，FOPLP对多个芯片进行封装。虽然FOPLP的增速更快，FOWLP在未来几年仍占主导。根据Yole的数据，2019-2025年FOPLP的CAGR达57%，FOWLP的CAGR为14%，但FOWLP在2025年的占比仍会在2/3以上。eWLB（Embedded Wafer Level Ball Grid Array）是目前量产规模最大的晶圆级扇出型封装。

3D封装又称为叠层芯片封装技术，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装，可以实现不同类型芯片的异质集成，目前在存储芯片上已有较多应用。

3D封装可采用凸块或硅通孔技术（Through Silicon Via，TSV），TSV是利用垂直硅通孔完成芯片间互连的方法，由于连接距离更短、强度更高，能实现更小更薄而性能更好、密度更高、尺寸和重量明显减小的封装，而且还能用于异种芯片之间的互连。

2.5D封装是在基板和芯片之间放一个硅中间层，这个中间层通过TSV连接上下部分。

系统级封装（System in Package，SiP）是将多种功能芯片，包括处理器、存储器、FPGA等功能芯片集成在一个封装内，从而实现一个基本完整的功能。与系统级芯片（System on Chip，SoC）相对应，不同的是系统级封装是采用不同芯片进行并排或叠加，其实现需要多种封装技术配合，而SoC则是是在同一芯片、同一种工艺下完成的高度集成的芯片产品。

异质集成Chiplet是针对芯片尺寸越大，缺陷越多的基础上，为增加良率而从系统端出发，将复杂功能进行分解成，继而开发出多种具有单一特定功能、可相互进行模块化组装的裸芯片，如实现数据存储、计算、信号处理、数据流管理等功能，并最终以此为基础，建立一个Chiplet的芯片网络，将每一颗裸芯片互联起来。

随着摩尔定律的放缓，异质集成和各种大趋势（包括5G、AI、HPC、物联网等）推动着先进封装市场强势发展。根据Yole的数据，全球封测行业市场规模保持平稳增长，预计从2019年的680亿美元增长到2025年的850亿美元，年均复合增速约4%。2019年全球先进封装市场规模约290亿美元，预计2025年增长到420亿美元，年均复合增速约6.6%。全球晶圆级封装2019年的市场规模为33亿美元，预计2025年增加到55亿美元。2019年全球SiP封装的市场规模为134亿美元，预计2025年增加到188亿美元。